JP2009076785A — 半導体装置の製造方法
Assigned to Panasonic Corp · Expires 2009-04-09 · 17y expired
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【課題】ビアホールやトレンチの形状がばらついても、ビアホールやトレンチの側壁に所定の膜厚でバリア膜とシード膜を形成する半導体装置の製造方法を提供する。 【解決手段】絶縁膜に形成された凹部の側壁に所定膜厚の導電膜を備える半導体装置の製造方法であって、半導体基板上に形成された絶縁膜に凹部を形成する工程を有する。ここで凹部とは、ビアホールとトレンチの総称である。そして、前記凹部が形成された絶縁膜上に、スパッタリング法により、前記凹部に成膜すべき導電膜の膜厚、前記凹部の深さ及び前記凹部を上面から見たときの当該凹部側壁の投影面積に基づいて算出された、前記凹部が形成…
USPTO Abstract
【課題】ビアホールやトレンチの形状がばらついても、ビアホールやトレンチの側壁に所定の膜厚でバリア膜とシード膜を形成する半導体装置の製造方法を提供する。 【解決手段】絶縁膜に形成された凹部の側壁に所定膜厚の導電膜を備える半導体装置の製造方法であって、半導体基板上に形成された絶縁膜に凹部を形成する工程を有する。ここで凹部とは、ビアホールとトレンチの総称である。そして、前記凹部が形成された絶縁膜上に、スパッタリング法により、前記凹部に成膜すべき導電膜の膜厚、前記凹部の深さ及び前記凹部を上面から見たときの当該凹部側壁の投影面積に基づいて算出された、前記凹部が形成された絶縁膜の上面に成膜すべき膜厚で、導電膜を形成する工程を有する。即ち、ビアホールやトレンチの投影面積に基づきこれらの形状のばらつきを勘案して、成膜を行うのである。 【選択図】図１
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